[ 引 言 ]
近十几年电子通讯行业飞速发展，小型化、集成化已成为未来许多高密度、高功率、以及高性能芯片领域未来发展的必然趋势，但随之而来的便是由于发热造成的芯片损坏、设备失效等问题，因此对于为电子元件提供连接、阻隔、散热、机械支撑和物理保护的电子封装工艺提出了严峻考验。电子封装工艺涉及从半导体晶圆的第一级封装开始到更高级别的封装，例如芯片与芯片、芯片与基板以及基板与基板之间的封装都会逐级引入界面层，阻碍热量的传播。
相比传统封装材料（如焊料合金和导电胶黏剂）依赖于焊料合金的熔化和凝固，纳米/微米级银浆具有低的烧结温度（＜300℃）、烧结后具有高熔点（960℃）、高电导率（4.1×107 S/m）以及高热导率（＞200W/m·K）等许多潜在优势［7］，因此在国内外已被广泛应用于电子封装领域，展现出许多潜在优势。同时，由于金刚石具有高导热、耐高温、抗腐蚀、抗辐照等优异性能，在高频和大功率微电子等领域都有着重要的应用前景。但如何将高导热金刚石应用于电子封装领域仍存在诸多问题：由于金刚石硬度高、加工难、易造成基板粗糙和变形，以及大多数金属或合金都难有效润湿金刚石表面，且在烧结过程中有机物的挥发和界面分子中粘合剂分子烧尽困难等，以往的烧结银浆大多数情况下仅适用于 4mm×4mm 或更小尺寸的界面烧结，因此通过银烧结对金刚石进行大面积界面的互连具有一定挑战性。
本文通过一种微米级银浆实现了连接大面积
（＞100mm2）半导体硅片和金刚石的低温低压烧结技术。采用 Ti/Au 薄膜对金刚石和硅表面金属化处理，增强界面处原子扩散，并改进工艺流程利用商用烧结银膏在 200 ℃下低温烧结。通过超声波扫描显微镜和电子显微镜对结合层进行分析，观察到结合均匀的烧结界面，对大尺寸高温电子器件散热方面具有重要应用价值。
1 实验过程
本实验所采用的10×10mm 多晶金刚石为实验室通过化学气相沉积法生长获得，经过研磨抛光后 表 面 粗 糙 度 小 于 10 nm。首先对金刚石及硅基片在丙酮和去离子水中分别超声清洗5 min以去除表面污染物。在实验中发现直接通过银浆烧结连接金刚石‐硅后，银层同基材表面结合性较差。为了改善基材和银浆的烧结效果，通过磁控溅射技术分别在金刚石和硅表面镀覆 3 nm Ti及30nmAu，然后可控地通过模板印刷涂覆一定厚度银浆（20~70 μm），并在 160 ℃下进行预烘干后加压贴合并快速升温形成烧结，实验步骤如图 1 所示。
2 结果与讨论
2.1银浆烧结工艺及表征
烧结银膏中通常含有有机包覆层的纳/微米银颗粒和有机溶剂，实验中发现，如果烘干不足会导致样品中心或底层溶剂残留，在后续压合迅速升温烧结过程中残留溶剂难以挥发，会产生沸腾形成河流状微裂纹，或者不完全分解形成焦黄色残留物。但如果烘干时间较长则不利于紧密贴合，在结合面出现局部分层现象，或需要更大的压力。本文通过大量实验确定烧结工艺，最终确定的工艺条件曲线如图2所示，在升温至160 ℃并保温30min 后将样品取出，并在50kPa下压合30min后迅速升温至 200 ℃烧结。
图3为不同烧结阶段银浆的扫描电子显微镜图。图 3（a，b）展现了在烘干阶段银浆的形貌图，可看到尺寸为 0.2~5.0 μm 的片状银粒均匀分散在基体中，随着溶剂的挥发，银颗粒开始重新排列并彼此之间逐渐形成接触。图3（c）为在200℃烧结30min后的银浆形貌，此阶段Ag颗粒彼此之间的接触点将逐渐通过原子扩散形成连接。图3（d）展示了烧结后的银浆形貌，可看到通过烧结后银粒的形貌发生了变化，并呈现致密化趋势，通常需要在烧结过程中加至5MPa 以上的压力来提高这种致密化的程度，以有效提高界面处热传导。
2.2 结合面微观组织观察和成分分析
对金刚石‐硅的结合面微观形貌进行观察分析，图4为材料结合面截面的扫描电子显微镜图。
图4（a）为烧结后截面的扫描电子显微镜图，可看到金刚石和硅芯片之间形成了良好的结合界面，结合层总厚约20μm，并未发现银在界面处的分层，表明通过印刷双面涂覆较薄的银胶层，并在预烘干后施加低压辅助烧结可避免结合面出现分层、空洞等问题。通过ImageJ图像处理软件对结合界面进行处理，得到较低的界面空隙率，约为9.88%，如图4（b）所示。
本文还对样品进行了中间层等效热阻值的测试、计算和分析，等效热阻拟合曲线如图5所示，黑线为实验中探测器所测量出的信号，可以认为等价于样品表面的温升（主要考虑温升变化随时间关系）。在已知样品尺寸、两侧材料热扩散系数、热容和密度以及待测结合材料的热容和密度等性质的情况下，测量系统用激光对硅片表面进行加热，利用红外探测器检测金刚石表面温度偏移，并通过瞬态传热方程计算出中间层的热扩散系数，最后利用下面两个公式计算出结合材料的热导率和热阻：
其中，λ为导热系数，单位W/m·K；ρ为材料密度，单位kg/m3；CP为比热容，单位J/kg·K；D 为热扩散系数，单位m2/s；d为材料厚度，单位 m；R为热阻值，单位m2·K/W。
最终金刚石‐银‐硅三层模型所拟合出的中间层等效热阻约为1.38×10-5 m2·K/W，如图5中红色曲线所示。虽然通过该工艺可烧结大尺寸金刚石‐硅等材料，并显著减少结合面处的空洞、分层等现象，但后续仍需提高致密化趋势，以便显 著降低热阻值。
图6展示了结合后的10×10 mm 金刚石 ‐硅的超声波扫描图，可看到通过该工艺实现了大尺寸芯片同高导热金刚石的良好结合，结合均匀无明显缺陷，整体效果优良。但目前对于银颗粒烧结致密化问题，还只能通过提高烧结压力、温度及延长烧结时间等手段来控制，这不仅增加了工艺成本，同时也可能对芯片本身造成损坏。
3 结论
对金刚石和硅表面金属化后，采用双面印刷工艺涂覆银胶，并控制在160℃下预烘干后施加低压使其保持贴合30min，然后转入200℃下进行烧结，实现了大尺寸芯片和高导热金刚石（10×10 mm）的良好结合效果，整个结合层无明显的缺陷。在该方法基础上可改进开发高导热金刚石的散热应用，有望解决目前高功率芯片及模块的发热高、散热难等问题。
文章转载自：固体电子学研究与进展 Vol.41，No.1
