低功耗3D NoC综合设计优化算法研究

由于高性能的互连需要更复杂的片上系统(System on Chip,SoC)设计，传统的总线系统架构会导致不可预知的信号延迟，产生更多的功耗。片上网络(Network on Chip, NoC)的出现，替代了纳米级的总线系统架构。然而，随着集成电路按照摩尔定律的规律发展，芯片中核的数量持续增多，2D NoC已经无法满足系统的性能需求，3D NoC应运而生，开辟了片上互连的新领域。 3D NoC垂直方向的设计原理如下，首先在芯片层上使用硅穿孔技术（Through-Silicon-Vias，TSV），然后用互连线将多层芯片连接在一起。3D NoC的出现解决了许多来自半导体产业的关键问题。因此进行3D NoC的研究具有很大的现实意义。 路由器作为NoC结构中至关重要的部分，在整个系统设计中起了很大的作用。因此，关于路由器的位置和相关连接的算法的研究已经广泛而深入。其中，路由器合并算法是一种有效的减小路由器功耗和网络资源面积（路由器和互连线的面积总和）的方法。 本文结合了3D NoC片上网络和路由器合并算法，提出了一种增量式的，基于物理因素的路由器合并算法的3D NoC综合方法。首先，把给定应用程序的通讯网络图，进行分层，生成对应的3D NoC的Mesh结构，然后，在此基础上，迭代的进行基于TSV和带宽的联合驱动的路由器合并算法。在芯片面积增加比例大小的约束下，尽可能的合并所有可以合并的路由器，使得TSV的数量减少，系统功耗降低。最终得到一个优化的3D NoC拓扑结构。这个方法在芯片面积的约束下，不仅可以减少TSV的数量，还能降低系统的功耗，减小路由器和互连线的面积。实验结果证明本文提出的算法是简洁有效的，可以在系统功耗，网络资源面积和TSV数量方面都有所改善。 从实验中可以看出，使用本文提出的算法后的结果和常规的3D NoC结构相比，芯片面积平均只增长了3%，却使得系统功耗平均降低了33%，网络资源面积减少了41%，TSV的数量减少了11%；而和应用基于带宽驱动的路由器合并算法之后的结果相比，芯片面积减少了14%，系统功耗降低了14%，网络资源面积减少了15%，TSV的数量减少了18%。